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PAN108x 硬件参考设计¶

1 概述¶

本文档主要介绍 PAN1080Ux1x/PAN1083Ux1x/PAN108xUx3x/PAN108xLx5x芯片方案的硬件原理图设计、PCB 设计建议、天线设计、静电防护、RF性能等，以及提供一些外围电路的硬件设计方法。

2 原理图设计¶

2.1 PAN108x参考设计原理图¶

如下图，电路系统由DC-DC降压、晶振电路、天线匹配网络和一些电容组成。

PAN108xUx1x最小系统参考设计原理图¶

PAN108xUx3x最小系统参考设计原理图¶

PAN108xLx5x最小系统参考设计原理图¶

PAN1083Ux1x最小系统参考设计原理图¶

2.2 电源¶

VBAT为芯片电源脚，要求供电能力不小于60mA，供电范围为1.8V–3.6V*。
DVDD、VCC_RF、VBAT(PAN108xLx5x芯片有VBAT和VBAT_BK)、VOUT1_BK等电源相关引脚需要至少预留1个电容（32PIN封装的芯片，VOUT2_BK需要预留1个电容），预留一大一小2个电容更佳。
DVDD电容100nF，VCC_RF、VBAT(PAN108xLx5x芯片有VBAT和VBAT_BK)、VOUT1_BK等引脚电容不小于4.7μF，应尽可能靠近芯片引脚摆放，电容焊盘和芯片焊盘之间最大距离不超过5mm。请遵循指导要求，否则易引起DC-DC带不起RF以及EVM异常。
VIPIO2 外部电容可以省略，详见章节2.2.4。

*注：DC-DC OFF（DC-DC ON模式下工作电压范围2V–3.6V）

电源电压范围表¶

2.2.1 DC-DC¶

DC-DC 芯片外围电路

芯片外围电路组成为：L1、C9。
L1推荐型号： PIM252010-2R2MTS00，参数详见章节5——BOM。选择功率电感，2.2μH，额定电流不小于800mA，DCR不超过80mΩ，未满足要求在DC-DC模式可能会造成RF功能异常。
DCR过大会影响BUCK效率，能量会转化成热量损耗掉，DC-DC输出的驱动电流是有限的，效率越低，能够供给到芯片的有效能量就越少。

DC-DC的两种工作模式:

开启DC-DC模式可以降低系统功耗。
开启LDO（Bypass）模式后芯片内部将VBAT连接到VSW1，这时VSW1处的2.2uH电感作用为一段导体，可以用0Ω电阻替换。
DC-DC、LDO两种模式不能同时开启。
在不考虑功耗的前提下，可将VCC_RF直接连接到VBAT，此时应将电源模式设置为LDO模式。

DC-DC相关引脚说明：

VBAT_BK为DC-DC的供电引脚，在QFN封装中VBAT_BK与VBAT共同使用同一引脚。
VSW1为DC-DC的功率开关（P-MOS）漏极输出引脚，功率电感应靠近该引脚放置。
VOUT1_BK为DC-DC的反馈引脚，电容应靠近该引脚放置。
VOUT2_BK为内部Flash供电，其供电电压为3V*。
VSS_BK为DC-DC电源的GND引脚。

*注：3V为典型值

DC-DC基本特性表¶

2.2.2 DVDD¶

DVDD需要放置100nF电容。电容最大不应超过1uF，否则会影响芯片正常启动，电容应靠近该引脚放置。

注意：为避免电路异常，该电容容值请不要随意更改！

2.2.3 VCC_RF¶

VCC_RF外部需要接一级RC滤波器并尽量靠近该引脚。R2为3.3Ω、C8为4.7uF，截止频率约为10KHz。请遵循先R后C，电容摆放位置距离芯片引脚不超过5mm。

2.2.4 VIPIO2¶

VIPIO2电源脚在QFN48、LQFP64 封装上有独立的PIN脚。因此PAN108xUx3x、PAN108xLx5x 可配置两组不同的IO输出电平。P40、P41、P42、P43、P44输出的高电平为VIPIO2的电压。其余IO输出的高电平为VBAT电压。VIPIO2输入电压范围为1.8V–VBAT。
VIPIO2电源脚在QFN32 封装上和VBAT脚绑定在一起。因此PAN108xUx1x GPIO输出的高电平为VBAT电压。

2.3 晶振¶

2.3.1 32M晶振¶

32M晶振电路由Y1，C3，C4构成，为MCU和BLE提供稳定的外部32MHz时钟。推荐型号为：X322532MOB4SI 32MHz 12pF ±10ppm ， C3，C4 = 18pF，此搭配的射频频率较为准确，为±10KHz左右，且该晶体下的RF EVM参数实测效果较好。

32MHz晶振外围电路示意图¶

2.3.2 32.768K晶振¶

低速时钟支持外部32.768KHz无源晶体。由Y2，C5，C6构成，C5、C6为低速晶振的负载电容，容值为C5、C6 = 18pF。
由于部分用户需要将32.768K对应的管脚复用为GPIO，此时可以对电路预留接口，通过两个0欧姆电阻将P1.2、P1.3复用为普通GPIO或晶振接口。

32KHz晶振外围电路原理图¶

2.4 复位电路¶

复位引脚可以悬空，或增加外部按键。在外部按键应用中必须有电容，参数为100nF。加电容的作用是在系统受到强干扰时，稳定复位脚的电平状态。

注意：该引脚内部有一个4.8KΩ左右的上拉电阻，低电平会使复位生效，为避免电路异常，该电容容值请不要随意更改！

复位电路¶

2.5 静电防护¶

2.5.1 IO端静电防护¶

使用的IO要预留串联电阻和ESD静电防护元件焊盘位置，便于过认证前的调试整改。串电阻的作用主要是减少IO信号的反射、降低外部毛刺信号干扰以及削弱静电对IO的影响。频繁与外部进行数据交换的IO例如使用USB功能的P02、P03脚等，必须使用TVS管进行保护。建议使用的TVS管类型如单向的ESD5Z3V3或双向的CESD923NC5VB，靠近外设接口位置摆放，ESD静电防护元件附近建议保留完整、连续的地，周围打尽量多过孔，有利电荷泄放。

IO端静电防护示意图¶

2.5.2 电源端静电防护¶

电源输入端VBAT请加上静电防护元件，若有静电进入可快速将电荷泄放到地，尽可能避免损坏芯片。ESD静电防护元件靠近电源输入端接口摆放。

电源端静电防护示意图¶

2.5.2 天线端静电防护¶

无论是板载天线还是其他天线，本质上都是一段长导体，必然有概率吸引到静电电荷，为预防静电打坏芯片RF，首先常用板载天线一定要有馈地，其次天线端强烈建议预留静电防护元件，必须使用低容值和低钳位电压(Clamping Voltage)的TVS元器件，尽可能不影响RF阻抗，如JEB03SCDF，参数详见章节5——BOM。ESD静电防护元件靠近芯片摆放，若RF阻抗受到影响还可通过π匹配调整。

天线端静电防护示意图¶

3 PCB设计建议¶

3.1 制板工艺¶

本文主要针对二层板并且单面贴设计，叠层如下图所示。PCB厚度需根据实际情况和阻抗要求适当调整。

制板工艺说明¶

*线宽推荐如下：

板材属性	参数
PCB板材	FR4
PCB板厚	1.6mm
50欧姆RF线宽	20mil
接地铺铜与RF走线间距	5mil

3.2 PCB布局¶

3.2.1 PAN108xUx1xPCB布局¶

PAN1080UX1X PCB顶层布局¶

PAN108xUx1x PCB底层布局¶

3.2.2 PAN108xUx3x PCB布局¶

PAN108xUx3x PCB顶层布局¶

PAN108xUx3x PCB底层布局¶

3.2.3 PAN108xLx5x PCB布局¶

PAN108xLx5x PCB顶层布局¶

PAN108xLx5x PCB底层布局¶

3.2.4 PAN1083Ux1x PCB布局¶

PAN1083Ux1x PCB顶层布局¶

PAN1083Ux1x PCB底层布局¶

3.3 射频走线注意事项¶

晶振尽量靠近芯片引脚摆放。
射频匹配链路按照50Ω走线，可以参考TOP和BOTTOM层的GND平面，RF走线尽可能短，RF线与焊盘宽度一致，天线的π型匹配并联元件焊盘和走线重合为佳。
RF线有完整的参考地，从IC端出来就进行包地处理，两边打GND过孔，底层地平面尽量宽，如标签1所指信号走线。
IPEX-1代天线端子信号引脚挖空，周围包地，尽量减小寄生电容导致阻抗突变，如标签3。
芯片底部多打过孔，QFN封装则打在E-PAD上，如标签2。
晶振应远离天线，TOP层挖空，周围包地，降低对电源和RF的干扰，需要挖空的部分如标签3。
天线辐射区域不要摆放金属器件，净空区挖空处理。

射频链路走线参考如下：

射频链路走线示意图¶

天线匹配链路底层不要走线，保证地回路到芯片最短。天线匹配链路的地和芯片EPAD 是一块完整连续的地。如标签“射频地”。
芯片底层不要走线。

射频地线走线如下：

射频地线走线示意图¶

3.4 电源部分注意事项如下¶

电源相关管脚就近放置电容，芯片管脚到电容的走线尽量短(电容焊盘到芯片焊盘距离最大限度不能超过5mm)且尽量宽度0.3mm以上，如下图标签所指。
电源相关管脚放置的电容容值一定不能小于推荐值，请务必按照布局、走线要求摆放，电容距离芯片管脚严格控制在5mm以内。
为保证样板工作正常，建议先请我司工程师review贵司样板图的布局和走线，尽可能避免电源问题导致芯片异常。

电源去耦电容布局如下图：

电源去耦电容布局示意图¶

DC-DC电感靠近VSW1放置，走线尽量短粗，并且底部挖空，DC-DC相关电容即C9靠近电感放置。

4 板载天线¶

PCB Layout参考中MIFA天线尺寸如图所示。

天线设计尺寸参考

天线设计尺寸参考示意图¶

4.1 板载天线尺寸调整¶

关于天线长度的考量，根据 PCB 的不同厚度，需要调整天线的长度，这样才能调整天线辐射的阻抗和频率选择。根据不同的叠层和板厚度，天线长度调整参考下图。
请注意，天线调试的时候，必须是从长开始往短调，即一开始设计的时候天线长度是全长甚至需要预留一些长度的，因为天线在调试的时候，人为增加天线长度的难度远大于将天线割短，且天线增加的部分宽度以及阻抗很难控制。
应将天线设计长度参考示意图作为指导，以检查、调试不同板厚对应的天线，最终调出合适的天线长度，而不能照搬图中的数据作为天线的确定长度。

天线设计长度参考示意图¶

4.2 RF网络匹配调整¶

长度切割是调整天线的快速方法。但如果客户的样板有足够的空间和成本预算来放置匹配的网络组件以及拥有天线调谐能力，我们还建议使用匹配网络。

要进行RF匹配调试，建议在芯片引脚附近、靠近天线辐射端都各加入一个π形匹配，并且在两个π匹配之间串上一个0Ω电阻便于调试。如下图RF网络匹配原理示意图。
建议先调远端，先进行天线端匹配调试。断开两个π形匹配之间的串联电阻（如RF网络匹配原理示意图中的标记2），使用如矢量网络分析仪可观测天线阻抗、S11参数的仪器接入到天线端π形匹配网络（如RF网络匹配原理示意图中的标记3位置），调试天线端阻抗和S11驻波。
之后进行芯片输出功率调试，断开两个π形匹配之间的串联电阻，使用如矢量网络分析仪等可观测天线阻抗、S11参数的仪器接入到芯片端的π形匹配网络（如RF网络匹配原理示意图中的标记1位置），调整芯片输出阻抗以及功率。
若没有仪器观测阻抗参数，亦可断开两个π形匹配之间的串联电阻，将频谱仪或其他可以检测RF输出功率的仪器接入到芯片端的π形匹配网络，通过检测2402、2440、2480三个频点的功率值，来调整芯片的输出功率。
最后还需要测试芯片灵敏度情况，因为发射机和接收机内部匹配不完全相等，所以当发射功率调好以后，最后需要确认接收灵敏度情况，如果发射功率调整好后发生接收机灵敏度下降，联系我司工程师修改内部匹配。

RF网络匹配原理示意图¶

注意：为保证射频性能最佳，无论是调整天线长度，还是调整匹配网络，建议先请我司工程师进行样板射频参数调校后再量产！

5 BOM¶

最小系统BOM参考下表，所有PAN108x系列通用

品种	参数	型号	品牌	立创编号	位号	封装	数量
贴片陶瓷电容	4.7uF	0402X475M6R3NT	广东风华高新科技股份有限公司	C168172	C8, C9, C10, C11，C14	0402_C	4
贴片陶瓷电容	100nF	0402B104K160NT	广东风华高新科技股份有限公司	C41851	C7	0402_C	1
贴片陶瓷电容	18pF	0402CG180J500NT	广东风华高新科技股份有限公司	C48936	C3, C4, C5, C6	0402_C	4
贴片陶瓷电容	NC	\	\	\	C1, C2, C12, C13	0402_C	4
贴片按键	4P-4.2mm x 3.25mm	K2-1808SN-A4SW-01	韩荣电子有限公司	C92589	K1	SW-SMD(4.2x3.25x2.5)	1
贴片连接器	IPEX-1	HC-RF-IPEX0303-01	深圳市华灿天禄电子有限公司	C2894919	E2	IPEX-1	1
贴片功率电感	2.2uH	PIM252010-2R2MTS00	广东风华高新科技股份有限公司	C2986792	L1	SMD-2520-1.0	1
直插连接器	Header 2x4,2.54mm	PH-00530	深圳市连盛精密连接器有限公司	C2685166	P3, P4	Header 2x4	2
直插连接器	Header 2x10,2.54mm	PZ254V-12-20P	XFCN(台湾兴飞)	C492427	P1, P2	Header 2x10	2
贴片电阻	3.3Ω 1%	RC-02U3R30FT	广东风华高新科技股份有限公司	C321181	R2	0402_R	1
贴片电阻	0Ω 1%	RC-02000FT	广东风华高新科技股份有限公司	C140225	R1、R3	0402_R	2
贴片电阻	22Ω ±1% 62.5mW	RC-02W22R0FT	广东风华高新科技股份有限公司	C140225	R4、R5	0402_R	2
贴片4脚晶振	32MHz 10ppm 12pF	X322532MOB4SI	深圳扬兴科技有限公司	C9009	Y1	SMD-3225_4P	1
贴片2脚晶振	32.768KHz 12.5pF	X321532768KGD2SI	深圳扬兴科技有限公司	C620155	Y2	SMD-3215_2P FC - 135	1
静电放电(ESD)保护器件	JEB03SCDF	JEB03SCDF	JJWDZ(捷捷微)	\	D1	0402_C_RF	1
瞬态抑制二极管(TVS)	3.3V	ESD5Z3V3	TC(德昌)	C129213	D2、D3、D4	SOD-523	3
贴片IC	PAN1080LB5A	\	上海磐启微电子有限公司	\	U1	LQFP64-7x7-0.4	1

6 RF基本性能¶

开发板蓝牙性能¶

编号	Frequency(MHz)	EVM(%)	Carr ofst(KHz)	Dev(KHz)
PAN1080UB1A	2402	5.5%	-11.9	274
PAN1080UB1A	2442	4.3%	-11.5	265
PAN1080UB1A	2472	6.4%	-10.9	276
PAN1080UA3A	2402	6.3%	-12.1	273
PAN1080UA3A	2442	4.7%	-12.5	269
PAN1080UA3A	2472	6.5%	-12.8	275
PAN1080LB5A	2402	7.4%	-10.1	277
PAN1080LB5A	2442	5.3%	-10.3	271
PAN1080LB5A	2472	8.5%	-10.4	281

测试条件：


Clock	DPLL:64M
PSA	E4445A
Data rate	1Mbps
Payload	37Byte
Format	PRBS9
SW	RF_TEST
Power set	5dbm